5.1 CPU 的功能与组成

控制器组成

• 程序计数器 PC：存放下一条指令地址，自动加 1。
• 指令寄存器 IR：存放当前指令。
• 指令译码器 ID：解释指令操作码。
• 时序发生器：产生时钟周期、机器周期信号。
• 操作控制器：发出各种控制信号（微操作命令）。

控制方式

• 同步控制：统一时钟节拍，简单但有空闲。
• 异步控制：应答方式，无固定节拍，灵活复杂。
• 联合控制：同步为主，特殊指令异步处理。

5.2 指令执行过程

一条指令的执行包含若干机器周期（CPU 周期），通常分为：

• 取指周期：从主存取指令到 IR，PC 加 1。
• 间址周期：当寻址方式为间接寻址时，求有效地址。
• 执行周期：按操作码完成具体操作（算逻运算、访存等）。
• 中断周期：响应中断时保存断点、转中断服务程序。

5.3 数据通路

数据通路中关键寄存器：

• MAR（存储器地址寄存器）：存放访存地址，接到地址总线。
• MDR（存储器数据寄存器）：存放读写的数据，接到数据总线。
• PC、IR、ACC、通用寄存器组等。

5.4 流水线技术

流水线性能指标

• 吞吐率 TP = 任务数 / 总时间。
• 加速比 S = 非流水线时间 / 流水线时间。
• 效率 E = 时空图有效格子数 / 总格子数。

n 条指令、k 级流水线，理想情况下：总时间 = (k + n − 1) × 时钟周期；非流水线时间 = n × k × 时钟周期。

流水线冲突（冒险）

• 结构冲突（资源冲突）：多条指令同时争用同一部件。解决：资源重复、分时使用。
• 数据冲突（数据冒险）：后面指令需要前面指令的结果。解决：停顿（stall）、数据旁路（forwarding）、编译优化（指令调度）。
• 控制冲突（分支冒险）：转移指令改变 PC，预取指令作废。解决：分支预测、延迟分支、提前判断。

5.5 多发射与超标量

超标量：每个周期并发发射多条指令（多个功能部件）。超流水线：将流水段细分，提高主频。动态调度：硬件重排指令顺序（乱序执行）以避免冲突。

5.6 多处理器基本概念 [22新增]

Flynn 分类法

根据指令流和数据流的多寡，将计算机系统分为四类：

向量处理器（SIMD 实现）

向量处理器将一条向量指令作用于多个数据元素（向量），实现数据级并行。现代 CPU 通过 SIMD 扩展指令集（如 x86 的 SSE/AVX、ARM 的 NEON）支持短向量运算，可同时处理 128 位或 256 位数据。

硬件多线程

在一个 CPU 核心上通过硬件支持快速切换多个线程，以隐藏访存延迟等长延迟操作：

• 细粒度多线程（Fine-Grained MT）：每个时钟周期切换线程。线程切换开销极小，但单线程执行被频繁打断。
• 粗粒度多线程（Coarse-Grained MT）：仅在遇到长延迟事件（如 Cache 缺失）时切换线程。切换开销较大（需清空流水线），但对单线程连续性影响小。
• 同时多线程 SMT（Simultaneous Multithreading）：同一时钟周期内可从多个线程发射指令到不同功能部件，充分利用超标量资源。Intel 超线程（Hyper-Threading）即 SMT 实现，一个物理核心呈现为两个逻辑核心。

多核处理器

将多个 CPU 核心集成在同一个芯片上，每个核心拥有独立的 L1 Cache 和寄存器，共享 L2/L3 Cache 和主存。多核处理器属于 MIMD 结构，是现代 CPU 的主流形态。

共享内存多处理器（SMP）

SMP 的关键挑战：Cache 一致性（Cache Coherence）——当多个处理器的私有 Cache 缓存了同一内存块时，某处理器对该块的修改必须被其他处理器感知。常见解决方案包括：

• 监听协议（Snooping）：各 Cache 控制器监听总线上的访存操作，维护一致性。常用 MESI 协议（Modified / Exclusive / Shared / Invalid 四种状态）。
• 目录协议（Directory）：使用集中目录记录各 Cache 中缓存了哪些块，点对点通知，适合大规模系统。